Module dff_metastable
Name |
Default |
Description |
---|---|---|
DFF_WIDTH |
1 |
Name |
Type |
Direction |
Description |
---|---|---|---|
reset |
wire logic |
input |
|
d |
wire logic [DFF_WIDTH - 1 : 0] |
input |
|
clock |
wire logic |
input |
|
q |
reg [DFF_WIDTH - 1 : 0] |
output |
Always Blocks
- always @ ( i_q )
Instances
- ip_emac_top : ip_emac_top
- mac_top : ip_mac_top_g
- mac_rx_top : ip_mac_rx_top_g
- rx_async : ip_async_fifo_g
- cell_0 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_1 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_2 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_3 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_4 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_5 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_6 : ip_sync_cell
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metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_7 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- mac_tx_top : ip_mac_tx_top_g
- tx_data_async : ip_async_fifo_g
- cell_0 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_1 : ip_sync_cell
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metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_2 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_3 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_4 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_5 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_6 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_7 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- tx_stat_async : ip_async_fifo_g
- cell_0 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_1 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_2 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_3 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_4 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_5 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_6 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
- cell_7 : ip_sync_cell
metastable_toggle_rd : dff_metastable #(.DFF_WIDTH(1))
metastable_toggle_wr : dff_metastable #(.DFF_WIDTH(1))
Submodules
- dff_metastable #(.DFF_WIDTH(1))
dffrhqx1_0 : dffrhqx1
Simulation model (metastability)