Module dffrhqx1
Block Diagram of dffrhqx1
Name |
Type |
Direction |
Description |
|---|---|---|---|
Q |
wire logic |
output |
|
D |
wire logic |
input |
|
CK |
wire logic |
input |
|
RN |
wire logic |
input |
Instances
- ip_emac_top : ip_emac_top
- mac_top : ip_mac_top_g
- mac_rx_top : ip_mac_rx_top_g
- rx_async : ip_async_fifo_g
- cell_0 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_1 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_2 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_3 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_4 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_5 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_6 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_7 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- mac_tx_top : ip_mac_tx_top_g
- tx_data_async : ip_async_fifo_g
- cell_0 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_1 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_2 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_3 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_4 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_5 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_6 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_7 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- tx_stat_async : ip_async_fifo_g
- cell_0 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_1 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_2 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_3 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_4 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_5 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_6 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1
- cell_7 : ip_sync_cell
- metastable_toggle_rd : dff_metastable
dffrhqx1_0 : dffrhqx1
- metastable_toggle_wr : dff_metastable
dffrhqx1_0 : dffrhqx1